高配置多端口DDR存储器控制器

关键词：MCU

时间：2002-10-15 16:10:00 来源：中电网

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9月9日讯，LSI Logic公司推出多端口DDR存储器器控制器，和昨天公布的LSI Logic公司的DDR PHY 核一起，给LSI Logic公司的客户提供了芯片上系统(SoC)ASIC和Rapid Chip设计的完整的DDR存储器系统接口解决方案。

LSI Logic公司的DDR控制器支持8个32/64位可配置的端口。这种灵活的结构能很容易支持新的线路缓冲器写入总线配置，判定方案和128/256/512M位DDR存储器。在它的默认配置，存储器控制器提供片上接口，支持多个高级微控制器结构(AMBA^TM)ABH线路缓冲器，其配置宽度和深度适用于完整的多端口AMBA存储器子系统。可配置的结构也允许定制以满足特殊用户的需要如等待时间和带宽。

设计新的多端口DDR 存储器控制器，我们集中在把多主控子系统的性能最大化，提供高度可配置内核给不用定制的标准和能定制DDR控制器前端接口的两种不同的用户。多端口DDR存储器控制器完全支持LSI Logic 公司的CoreWare®程序，使它很容易用预先设计和预先验证的内核库以及客户设计的逻辑电路来进行集成。这些CoreWare®库包括有ARM公司的ARM1026EJ-S^TM, ARM926EJ-S^TM, ARM946E-S^TM, ARM966E-S^TM, ARM7EJ-S^TM和 ARM7TDMI-S^TM处理器内核，MIPS公司的MIPS64^TM 5Kf^TM and MIPS32^TM 4KEc^TM处理器内核以及ZSP^TM数字信号处理器内核。这些公司提供大量的处理器外设，处理器子系统全系列参考设计以及SoC设计所需的处理器平台。该产品的工作电压为

下面简单介绍DDR SDRAM存储器核的性能。

1) DDR PHY SDRAM核提供DDR存储器控制器和DDR SDRAM存储器之间方便的接口，接口是8位宽的，但是，能用在并行接口，以处理32/64/128位宽度的数据总线，支持X4，X8，X16和X32的存储器宽度。
2) 多端口DDR 存储器控制器的灵活可配置，支持大范围的系统要求和DDR存储器器件。

下表为DDR内核的主要性能

DDR 核	数据速率	工艺技术	特性
CW000702 DDR PHY 核	每引脚高达 533 Mbits/s	Gflx (0.11 微米)	DDR存储器控制器和DDR SDRAM存储器之间接口，支持8位宽接口和用来并行处理数据总线宽度32/64/128位，支持X4，X8，X16和X32存储器宽度。
CW000701 DDR PHY 核	每引脚高达400 Mbits/s	G12 (0.18 微米)	DDR存储器控制器和DDR SDRAM存储器之间接口，支持8位宽接口和用来并行处理数据总线宽度32/64/128位，支持X4，X8，X16和X32存储器宽度。
多端口DDR存储器控制器	高达 333 Mbits/s	Gflx (0.11 微米), G12 (0.18 微米)	高达8个可配置32/64位AHB端口。支持大范围的系统要求和DDR存储器器件。可编程时隙判定。

该产品的工作电压为3.3V，可用在单/多端口10/100自动谈判媒体转换器，单/多端口100Base-FX/SX到100Base-TX媒体转换器，单/多模光纤转换器，网络接口卡，中继器，桥，集线器，交换和路由器的光纤光前端，住宅连接和网关/分隔产品，冗余链接转换器以及波长转换器等。
详情请上网： http://www.lsilogic.com/products/coreware/ddr/index.html

2002.10.15

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