“升级后的数字IC设计平台提升了先进IC设计性能，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持等。
”| Cadence设计系统公司发布了Cadence Encounter 数字IC设计平台的最新软件版本，增加了业内领先的功能特性，包括全芯片优化、面向65纳米及以下工艺的超大规模混合信号设计支持，具有对角布线能力的Encounter X Interconnect Option，以及之前已经公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗设计。新平台提供了L、XL和GXL三种配置，为先进半导体设计提供更佳的易用性，更短的设计时间以及更高的性能。 最新版本Encounter平台的一个关键功能就是支持基于Si2的 CPF 1.0标准的Cadence 低功耗解决方案。Cadence 低功耗解决方案提供了完整的设计流程，覆盖逻辑设计、验证和物理实现。CPF是一种业界标准格式，用于指定整个设计流程的节电技术--能够让团队共享和复用低功耗信息。 此外，最新版本的Encounter平台提供了前所未有的可制造性设计（DFM）支持、成品率优化、面向光刻的布线、使用新总线布线能力的混合信号设计，以及运用 Virtuoso UltraSim 全芯片模拟器的关键路径模拟等新特性。该平台还支持全新的面向功耗的自动宏布局，和同步多态多角(MMMC)的时序分析和优化等特性。Encounter X Interconnect Option则提供了更高的芯片质量（时序、功耗、性能要求）并节约了成本。 详情请访问：www.cadence.com |
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