CADENCE改进型验证型设计流程提高逻辑设计师效率

关键词：改进型验证型设计流程逻辑设计

时间：2007-06-12 16:04:00 来源：中电网

“Cadence Logic Design Team 解决方案尽最大可能降低了验证瓶颈，缩短了验证时间，提高了一次性芯片成功的几率

”

Cadence宣布其Cadence Logic Design Team Solution的"验证型设计"组件已经过改良，为逻辑设计师大幅提高了工作效率。这些新功能能够明显克服主要的验证瓶颈，这些瓶颈已经对开发过程初期对基于断言的验证方法的有效应用造成了阻碍。

致力于基于断言的验证方法的逻辑设计师如今可以在基于SystemVerilog Assertion 和Property Specification Language 的形式分析中实现高达50倍的速度及容量提升。通过Cadence Incisive模拟器和Xtreme系列系统的单一环境，他们可以在模拟中让性能提高10万倍。这种环境因为创造性的"热交换"能力而成为可能，它可以让设计师在几秒钟内轻松切换于领先的商用模拟工具和Incisive Xtreme III加速器/模拟器之间。通过一系列全新的基于断言的验证方法的IP产品，环境创建和设置可以在十分之一的时间内完成。

综合的基于断言的验证方法流程是"验证型设计"组件的核心，应用了通用的System Verilog语言前端、通用指令和统一的调试环境，使得逻辑设计师易于采用和开展该方法学和解决方案。在此流程中，一旦逻辑设计师使用Incisive形式检验器对断言进行检查，Incisive Design Team 模拟器和Xtreme加速器/模拟器可以被用来动态检验所有断言。模拟可以通过直接测试进行，也可以通过自动化System Verilog测试平台，利用专门面向逻辑设计团队的Cadence Incisive Plan-to-Closure 方法学执行而实现。

详情请访问：www.cadence.com

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