Cadence针对Virtuoso平台推出新的定制IC设计功能

对Virtuoso 定制设计平台的主要改进将会出现在最新版本中，提供更为紧密的可生产性整合、更好的寄生分析，更快的仿真工具，用于精确而高效地验证复杂的设计。这些新功能解决了半导体设计公司在高级工艺节点下开发、物理实现、验证和制造复杂芯片所面临的现有以及新出现的挑战。 在2007年9月，Cadence提出了"设计即所得" (What you design is what you get)的口号，简称"WYDIWYG"，用以描述一种面向高级节点设计的新技术，它特有的注重制造的物理实现与签收能力，与晶圆厂的签收息息相关。通过对嵌入实现流程的关键制造工艺建模并进行早期优化,缩短了整体设计时间,提升了设计师对于芯片能够按照最初的设计意图工作的信心.

这些最新改良进一步强化了WYDIWYG方法，提供了面向定制数字、模拟/混合信号与系统级芯片设计的业界最全面的解决方案。

工艺的多样性与电路寄生效应在高级节点下会产生更大的影响，迫使设计师花好几天的时间进行仿真，对设计进行验证。最新的Virtuoso Spectre Circuit Simulator具有新的turbo技术，它以具有大量寄生的最复杂的模拟与混合信号设计为目标。能够让仿真速度加快10到20倍，将仿真的运行时间从几天减少到几个小时。新版仿真器还包含了并行处理技术，在流行的多核硬件平台上将模拟速度进一步加快。使用这些新功能，设计师可以获得一个具有SPICE精度的新型使用模型，从而提高设计可靠性，并减少量产化时间。当这些改良用于Virtuoso Analog Design Environment GXL，寄生问题就可以被侦测到，并且在设计流程初期就得以克服，而若是到后期才纠正成本会高许多。 Virtuoso定制设计平台IC 6.1.3新版本是业界领先的解决方案，面向模拟和混合信号设计，代表技术上的重大升级, 将在2008年第三季度发布,包括实现并行的设计和有制造意识的新性能，以提高良品率。与MMSIM 7.0新版本中Cadence Multi-Mode Simulation技术紧密结合，升级后的平台通过Cadence优化技术（局部与全局的）提供围绕设计与良品率优化的性能提升. 全新的Cadence Express Pcells技术比起传统的方法可以将设计操作时间降低至十分之一。

Cadence为Virtuoso Layout Suite GXL集成了基于空间的布线技术，这使得定制IC设计师可以为其最复杂的设计提供最高的成品质量。 详情见：www.cadence.com