CADENCE与UMC推出65纳米低功耗参考设计流程

这种65纳米低功耗参考流程使用UMC的"Leon"测试芯片作为参考设计。Leon是一个开放源码的32位RISC微处理器内核，含有其它复杂元件包括SRAM。这种Leon芯片被分成多个电压域，使用Cadence低功耗解决方案进行设计、验证、实现与分析。经过Leon测试芯片证明，该65纳米参考设计流程与UMC低功耗工具包的结合能够在提高效率的同时管理设计复杂性、缩短上市时间并降低制造风险。

该UMC 65纳米低功耗参考设计流程重点突出了Cadence低功耗解决方案的一些主要性能，包括 Cadence Incisive 统一模拟器进行门级低功耗模拟；Cadence Encounter? RTL Compiler进行合成、低功耗与DFT单元插入；Encounter Conformal Low Power进行等效验证与低功耗设计实现检查；用于ATPG的Encounter Test；用于区块配置、功率规划和布局与绕线的 SoC Encounter RTL-to-GDSII系统；用于时序和SI签收的Encounter Timing System；Cadence QRC Extraction；用于静态功率与IR分析的VoltageStorm PE；和功率提升时对突波电流进行动态分析的VoltageStorm DG 与 Virtuoso UltraSim。此外，UMC的低功耗套件，包括其对应CPF的库，被确认为参考设计流程开发的一部分。

供应情况
该参考流程套件包含设计资源、执行脚本、一本操作说明书和一本全面的工作手册。该65纳米低功耗参考设计流程将于2008年7月通过UMC销售部门提供。

详情见： http://www.umc.com.或www.cadence.com.cn