Cadence推出面向PCB的约束驱动的高密度互连设计流程

在Allegro PCB 中为HDI设计引入的新技术包含了新的目标、大量面向微过孔的全新规则以及改良的过孔转换使用模型，并且对整个PCB设计流程进行了改动，实现全面的约束驱动HDI设计流程。 为了提高协同设计效率，设计分割也经过了改良，加入了新功能，可以将设计进行横向分割，并添加了软边界，让用户更高效地并行工作，进一步缩短了设计周期。

"NVIDIA设计需要一个能够提供强大约束驱动的PCB设计流程的PCB设计解决方案，"NVIDIA系统设计部高级经理Greg Bodi说，"拥有约束驱动流程驱动的HDI功能对我们而言，是非常必要的，这样才能满足我们迅速上市的目标。通过Allegro PCB 16.2版本对HDI设计的大幅强化，我们预计，在设计中可以将PCB布局设计周期时间最多缩短了25%。"

使用Allegro PCB SI，用户可以迅速而精确地模拟和确认BER匹配性，使用全新的高级眼图掩模功能、新的全波电磁场仿真器，客户可以缩短他们的上市时间，并为存在高频信号的设计降低开发成本，例如PCI Express 2.0、SATA II、SAS II等。此外，Allegro PCB SI还为可互操作性、多供应商的IBIS 5.0 AMI兼容型模型提供了仿真支持。

通过这个新版本中引入的Group Editing 和Snap功能，用户能够快捷、准确地实现RF电路的复用、修改和定位。使用新增加的布局驱动RF PCB设计能力，用户可以不再需要为添加到布局中的RF电路元件手动更新原理图。结合经改良的双向集成与Agilent的ADS环境，Allegro PCB RF让用户可以缩短创建混合信号数字-模拟-RF设计的时间。

SPB 16.0版本在改良Allegro和OrCAD PCB编辑器的易用性方面，进行了大量的投入。此次更新版本继续强调改进Allegro系列所有产品的易用性，无论是前端的设计创建工具，还是后端的PCB布局工具。

OrCAD Capture提高了生产力和可用性，包含了一种更新的图形用户界面，改良了搜索功能，并且有设计内FPGAs的新功能。全新的FPGA设计内功能包括有创建分割符号、为领先的FPGA供应商工具导入和导出FPGA引脚分配、以及改进易用性让FPGAs支持ECO工艺。

最后，工程师可以为设计中重要的高速网络指定和嵌入物理与定距约束，提高一次性成功的可能性，同时避免了过去依靠口头、电子邮件与电子数据表的易于出错的交流方式。这样可以帮助缩短设计周期，消除硬件设计师与PCB布局设计师之间不必要的迭代。

SPB 16.2版本将于2008年第四季度上市。客户可以在9月9日~11日举行的CDNLive!硅谷会议上看到Allegro PCB及IC封装/SiP流程的样本，或者在9月8日注册为techtorial会员。同时，SPB16.2版本将在9月14日~19日于圣克拉拉举行的PCB West展会上的EMA展台进行展示。

详情见：www.cadence.com。