松下与瑞萨科技合作开发32 nm工艺节点SoC

可以预期，由于实现了其设计原则的小型化，32 nm节点SoC将实现更低的成本和改善的性能，但目前还有需要解决的许多技术问题。尤其是，必须采用新材料和开发新技术，以突破进一步集成的障碍，如晶体管栅极漏电和不一致的电气特性问题，这些常常是现有技术存在的问题。采用新材料从技术上来说是很困难的；在32 nm节点实现可接受的晶体管性能的技术挑战也要比其上一代工艺节点更难以克服。

为了应对这些挑战，新的32 nm SoC工艺采用了一种新开发的金属/高介电系数（high-k）1栅堆叠（gate stack）结构晶体管技术和互连技术，使用了一种新型超低介电系数（ultra-low-k）2 材料。为了在32 nm节点实现采用互补金属绝缘半导体（CMIS）3 技术的器件，即一种互补金属氧化物半导体（CMOS），在优化条件下在原子级对采用金属/高介电系数栅堆叠结构的晶体管应用了超薄薄膜覆盖层（cap layer）4 。这将有助于使用一层氧化硅薄膜作为栅极绝缘层，以实现普通晶体管结构的开发。采用覆盖层显示出在实际使用中改善了晶体管可靠性，同时可抑制晶体管之间的电气特性分布，进而有助于大规模电路的操作。 早在瑞萨科技建立之前，两个合作伙伴就已经致力于合作开发新一代SoC技术。迄今为止，他们的联合开发工作已经获得了引人注目的成果。2001年他们开发了130 nm DRAM合成工艺，2002年开发了90 nm SoC工艺，2004年是90 nm DRAM合成工艺，2005年是65 nm SoC工艺，2007年是45 nm SoC工艺。

最新开发的新的32 nm制造工艺将应用于先进移动和数字家电产品的SoC。
基于他们积累的技术专长和因此而带来的新进展，以及多年的成功合作，松下与瑞萨科技希望继续有效地开发先进工艺技术，从而能够迅速开始各自的批量生产。

注释：
1. 金属/高介电系数：一种栅极引线和栅绝缘层采用堆叠结构的场效应晶体管，其中的栅极引线由金属制造，而栅绝缘层由高介电系数材料制造。一种通用的高介电系数材料是铪。

2. 超低介电系数：一种带有极低介电常数的材料，即使是与其他用作布线绝缘的低介电常数材料相比较。

3. CMIS：一种互补场效应晶体管，其栅极引线是由一层绝缘薄膜进行电气隔离的。在一只CMOS晶体管中，CMIS栅绝缘层是由氧化硅制造的。

4.超薄薄膜覆盖层：一种为了调节晶体管阈值而采用的超薄层。这带来了改善的晶体管可靠性，同时有助于抑制不一致的电气特性。

详情见：http://panasonic.net/或http://www.renesas.com 。