Synopsys宣布推出用于移动SoC的业界最低功耗PCI Express 3.1 IP解决方案

新思科技日前宣布：推出业界功耗最低的、兼容PCI Express®（PCIe®）3.1规范的控制器和PHY知识产权（IP）解决方案，它们可以同时极大地降低移动系统级芯片（SoC）的工作和待机功耗。经硅验证的Synopsys DesignWare® PCIe 3.1 IP支持L1低功耗状态，并采用电源开关、分段电源层以及低待机功耗等电源门控技术，使待机功耗低于10 uW/lane。此外，正常供电时，这种新型发送器设计和均衡旁路方案使工作功耗低于5mW/Gb/lane，同时还满足了PCIe 3.1电气规范。通过提供一种专为提供最低功耗而优化的PCIe控制器和PHY IP解决方案，Synopsys使设计人员能够把主要的功能集成到其SoC之中，同时延长移动设备的电池续航时间。

 “作为一家加入PCI-SIG已超过十年的成员，Synopsys一直在致力于PCIe技术的发展，”PCI-SIG主席兼总裁Al Yanes表示。“带有低功耗PCIe架构的IP解决方案的SoC产品，支持了移动领域的应用。”

支持PCIe 3.1技术的DesignWare PHY IP超越了必需的PCIe通道性能，它采用了多锁相环（MPLL）、前馈均衡（FFE）、连续时间线性均衡（CTLE）和可编程决策反馈均衡（DFE）等技术来提高高损耗和不稳定通道中的信号完整性。与分离式基准时钟（Refclk）无关的扩展频谱时钟（SRIS）、参考时钟转发、PCI Express架构聚集和二分等功能为高速SoC提供了灵活性和可扩展性。PHY支持自动测试设备（ATE）的测试功能、小面积和可选的引线键合封装等功能降低了整体BOM成本。

作为完整解决方案的一部分，针对PCI Express 3.1规范的DesignWare控制器IP支持L1低功耗状态、分段电源以及低待机功耗等功能，使待机模式中的漏电功耗降低高达95%，同时，其非常短的退出延迟，支持更短的唤醒时间。为了降低工作功耗，该控制器支持系统级电源管理功能，包括延迟容忍报告（LTR）、优化的缓冲器刷新/填满（OBFF）和动态功率调整（DPA）。此外，Synopsys用于PCIe架构的验证IP（VIP）与System Verilog源代码测试套件结合在一起，可以支持低功耗场景的验证。该VIP提供控制方式进出和切换低功耗子状态。它监控低功耗的状态，同时测试套件提供了一套专用的测试方法来验证L1低功耗状态的功能。

“更多的功能、更快的性能和更长的电池寿命，正在驱动着消费电子市场中移动设备的演进发展，”Synopsys IP和原型营销副总裁John Koeter表示。“通过为业界提供最低功耗的PCI Express IP解决方案，Synopsys正在帮助设计人员满足当今移动应用的严苛技术要求，并缩短它们的上市时间。”

供货

用于PCIe 3.1技术的低功耗DesignWare控制器和PHY IP现在已可以供货。用于PCIe 3.1架构的验证IP以及用于PCIe 3.1根组件和PCIe 3.1端点的DesignWare IP 原型设计套件现在也开始供货。