Teledyne e2v：通过杂散抑制IP，立即将宽带ADC的动态性能提高约10 dBFS

·       新的EV12AQ600/605-ADX4器件选项具有集成的ADX4许可证密钥，可提高高达6.4 GS/s（单通道模式）的峰值运行时的动态性能。

·       ADX4  - 与Xilinx Kintex® Ultrascale SHAPE  \* MERGEFORMAT  FPGA兼容的后处理算法可在宽带应用中提供高达10 dBFS的SFDR动态杂散抑制和接近1个有效位的额外分辨率。

·       时间交错虽然提供了概念上易于理解的采样率提升，但在扩展分辨率和宽带宽下很难实现。

为EV12AQ600/5提供即时、无需设计的动态性能增强

Teledyne e2v今天宣布即将推出具有集成的许可证密钥的EV12AQ600/5选项，可直接使用Teledyne集团公司旗下SP Devices开发的新型ADX4后处理算法。ADX4杂散抑制IP可动态抑制由四个ADC内核之间的增益、偏移和相位不匹配导致的杂散频率分量。时间交错是提高ADC采样率的可靠的架构方法。然而，在10位分辨率以上和宽带应用中，通过校准避免产生频谱失真非常具有挑战性。

对于EV12AQ600/5，四个核心的时间交错将采样率从1.6提高到6.4 GS/s。ADC核心之间的不匹配误差降低了无杂散性能。ADX4可提供高达10 dB的无杂散动态范围（SFDR）提升。这种提升在宽带应用中尤其明显，因为它不需要硬件设计的更改。用户可方便地将ADX4代码模块烧写进后处理FPGA中，甚至可以在工作现场进行。

关于ADC时间交错

高分辨率数据转换器正在快速发展，以获取更宽的瞬时带宽。实现更高采样率的一种理论上简单的方法是对现有内核应用时间交错。多个ADC核心在公共采样时钟的不同相位上进行时钟控制，从而允许获取更高密度的信号采样。这种增加的采样密度提供了一种有用的性能扩展，并且可以很好地使用高达8位的分辨率。通过标准的混合信号校准和电路布局方案，跨内核匹配相对更容易管理。

对于10位及以上的分辨率，尤其是在千兆赫兹范围内工作，则越来越难以确保匹配。因此，会出现采样伪影，导致失真并限制测量的动态性能。这些高频不匹配误差在模拟设计领域很难缓解。因此，对于6.4 GS/s时间交错ADC，要在3 GHz输入信号下实现72 dB SNR（理论最大12位），需要优于12 fs的跨核相位匹配。

值得庆幸的是，在过去的二十年里，DSP资源的成本已经显著下降，如今采用算法方法来减少杂散在经济上是可行的。Teledyne SP Devices专门设计和制造高分辨率超高速数字化仪，几十年来积累了有关先进分立转换器的丰富经验，并精通这方面的相关技术。

与单点或多点校准不同，ADX4数字误差校正可以在误差随频率变化时提供杂散抑制，使得不需要的混叠杂散被抑制到噪声本底中。

实现ADX4

获得ADX4动态增强非常容易。通过所需的供应链，客户只需将订单转移到EV12AQ600/5器件的-ADX4选项。此外，他们需要将ADX4模块添加到Xilinx FPGA代码负载中。这样就大功告成了。

ADX4供应

以下组件列表显示了当前随ADX4许可证密钥提供的EV12AQ600/5选项。考虑双通道模式工作的客户可直接联系Teledyne e2v，咨询ADX2许可证密钥选项的未来供应情况。