Magma新版Talus Design为先进芯片设计提供最快交付周期

Magma宣布公司面向先进集成电路的全芯片综合产品Talus Design的最新版本正式面市。新版Talus Design包括了一个增强的时序优化引擎、改善的内存使用效率以及先进的生产率改进，比如：创新性可用性、更为灵活的先进脚本语言以及领先的第三方可测性设计（DFT）产品支持。同时，Talus Design与Talus Vortex相结合，还提供了一个可用于实现最先进设计的完整RTL-to-GDS II解决方案，使得设计师不仅能在设计周期早期即完全优化和准确预测最终芯片性能，同时还能将设计迭代最小化。

“纳米设计的技术问题一直与‘如何以更少时间、更少工程资源创造更为复杂、更为不同的芯片’的经济压力分不开，”微捷码设计实施业务部总经理Premal Buch表示。“通过利用可用于Talus Vortex物理设计环境的相同优化分析引擎，Talus Design为设计师提供了高度的可预测性和生产率以满足棘手的性能和设计周期需求。”

Talus Design: 快速、高容量的RTL和DFT综合
通过利用微捷码统一数据模型公认的高容量，再结合与Talus Design在更早期版本上已改善的内存使用效率，Talus Design无需层次化分区或是保护频带相关的时序约束即可综合化数百万例RTL设计。传统工具容量有限，往往要求设计师将大型设计分割为许多个功能块再进行综合，大大限制了设计师优化设计的能力。而Talus Design具有高容量，可实现芯片综合一次完成，或是整个芯片进行综合、或是将芯片仅分为几个大功能块进行综合，从而提供了卓越的优化效果；同时其增量细化功能使得设计的RTL的微小变动也能够被快速地体现到实现流程中，完全无需耗时且易出错的手工整体设计重编译流程。细化引擎改进功能现在同时提供VHDL、Verilog和System Verilog语言支持。

为改善设计的可测性，Talus Design在整个综合和物理设计流程中提供了由下至下和由下至上的层次化扫描插入支持；同时，它还拥有一个全面的可配置DFT流程检查引擎，允许用户分析并调试可测性问题。拥有这些功能以及与第三方测试解决方案的公认互操作性，Talus Design提供了全面的DFT支持。

Talus Design和Talus Vortex: 改善可预测性和生产率的单一解决方案
此完整的Magma Talus流程是基于统一数据模型而创建，在整个Talus RTL-to-GDSII流程中使用了单一的静态时序分析工具，因此完全去除了综合与物理设计间时序不一致问题。Talus Design使得逻辑设计师在数据并不完善的设计流程早期阶段即可通过实验来改善RTL和时序约束。这些早期优化功能去除了临近设计周期结束时耗时的迭代工作，使得逻辑设计师能够确保设计收敛不成问题、充满高度自信心地向实现团队交付设计。

通过使用单一的Volcano数据库，包含并可自我记录所有设计信息让设计师受益匪浅，确保了一个完全没有错误的逻辑和物理设计团队间信息交流方式。同时，Magma Tcl脚本还可贯穿应用于整个工具流程中以帮助自动化简化复杂任务，为设计师提供了一个能够解决今天半导体设计所面临的技术和市场问题的强大、高效的环境。