ispLeverCORE:DDR SDRAM控制器IP核

关键词：DSP

时间：2004-11-23 15:02:00 来源：中电网

“Lattice半导体公司推出用于LatticeECP和LatticeEC FPGA系列的DDR SDRAM控制器ispLeverCORE IP核,在系统中的速度可达到200MHz /400DDR.作为比较

”

11月22日讯,Lattice半导体公司推出用于LatticeECP和LatticeEC FPGA系列的DDR SDRAM控制器ispLeverCORE IP核,在系统中的速度可达到200MHz /400DDR.作为比较,可竞争的低成本FPGA中的IP的最快速度是133MH不是/266DDR.

DDR SDRAM控制器是和工业标准DDR SDRAM接口的通用存储器控制器.控制特别DDR存储器的时序参数能由用户通过输入到IP模块的信号来调整.此外,核能精心剪裁以便专门用在LatticeECP/EC器件所包含的硬件,便于实现高速DDR存储器接口.

ispLeverCORE IP是高度集成的模块化设计区块,能够重新使用并可很容易用在可编逻辑设计中. ispLeverCORE IP模块实现受欢迎的工业标准功能,通常称作IP核.大多数ispLeverCORE 模块设计成可参数化,即核能很快地重新配置以满足特殊系统的需要.

LatticeECP和LatticeEC FPGA系列的DDR SDRAM控制器的主要特性如下:

和工业标准DDR SDRAM接口,
高性能DDR 400/333/266/133工作,
可编突发长度2,4或8,
可编CAS等待2或3周期,
智能组管理,以最小化ACTIVE指令,
支持所有标准的DDR指令,
用于可靠工作的同步执行,
指令流水线,以最大化吞吐量,
支持多个DIMM,有多达8个芯片可选择,
支持所有共同的存储器配置:SDRAM数据通路宽度8,16,32,64和72位,用于不同存储器的可变寻址宽度,可编程时序参数,通过数据掩饰信号进行字节级写入,芯片选择1,2,4或8位和突发终止.

现在可提供DDR 控制器IP模块.网表级单项目的许可证费用为$4000.0.Lattice的网站上有免费的评估包下载.每个评估包功能仿真模型和用于合适用途和静态时序分析的评估网表.详情请上网: www.lattice.com

声明：本网站原创内容，如需转载，请注明出处；本网站转载的内容（文章、图片、视频）等资料版权归原网站所有。如我们采用了您不宜公开的文章或图片，未能及时和您确认，避免给双方造成不必要的经济损失，请电邮联系我们，以便迅速采取适当处理措施；欢迎投稿，邮箱： editors@eccn.com。

分享到：

[上一篇：] NAND256:新型256Mb NAND闪存

[下一篇：] DDR2-800:800Mbps的1Gb DDR2 SDRAM