CADENCE推出面向Common Platform技术的45nm参考流程

该参考流程使用45纳米ARM?Physical IP低功耗库，让设计师可以使用不同的CPF文件和单个黄金RTL进行设计摸索和physical prototyping，实现低功耗架构的优化。它采用Cadence低功耗解决方案中的高级功率管理功能--包括power shut off prototyping, power domain-aware placement, clock tree synthesis and routing, multi-mode和multi-corner 分析与优化, 从而提供更高的生产效率，以及为高级设计极大地降低功耗。

作为这种45纳米参考流程的一部分，Cadence还提供一种晶圆厂认证的、基于模型的DFM分析和实现技术的综合套件，实现精确的硅片分析和物理设计优化。这些技术提供了对重要制造变化的精确的硅片建模和优化，可以被用于在设计实现时提高性能和物理良品率结果。在高级工艺节点上，传统设计流程无法再提供精确的可预测性，迫使设计师过于对其设计进行保护，或者冒着出现制造问题的风险。通过在实现流程中对关键制造工艺进行建模并提前优化，设计师可以减少总项目周期，并提高对芯片依照原计划顺利运作的信心。

这种45纳米参考流程是基于 Cadence Encounter?数字IC设计平台，用于注重DFM的预防、侦测与优化。它已经在Common Platform中得以演示，将导致光刻中良品率受限制(yield-limiting)的功能将可以通过使用Cadence Litho Physical Analyzer被迅速而精确地识别。这些基于模型的DFM结果被用于驱动Cadence SoC Encounter RTL-to-GDSII 系统，用于预防和重视制造性的设计闭合，而Cadence Chip Optimizer用于增量型基于空间的互连优化以及最终的可制造性优化。Cadence QRC Extractor提供了物理、制造和电气域之间的基本建模链接。DFM效应可以被提取，而时序影响可以被反推到物理实现阶段，进行精确的、基于模型的时序优化。

通过基于Common Platform的Cadence45纳米参考流程，让设计师能够重新实现制造的可预测性，这可以实现更高质量的芯片，可以更快实现量产化。

Cadence 45纳米参考流程中的高级节点功能提供了"设计即所得"（ what you design is what you get, WYDIWYG）建模、高级低功耗技术和关键制造差异的优化，可以被用于改进设计阶段的成果。这有助于实现更快、功耗更低、更为精确的芯片。

供应情况
这种45纳米高级低功耗、良品率优化的参考流程将于7月推出，只要将请求通过电子邮件发送到 common_platform_45LP@cadence.com. 该参考流程工具包包含一个参考设计、资料和用于运行参考流程的脚本。

详情见：www.cadence.com.cn