Cadence 推出突破性解决方案提高IC设计的可预测性并降低风险

Cadence 设计系统公司公布了一个突破性的解决方案，为设计与实现工程师带来出色的可见性与芯片性能、面积、功耗、成本和上市时间等方面的可预测性，跨越所有的设计活动，包括系统级设计与IP选择到最终实现和签收。这种半导体设计的独特而自动化的方法已经通过集成Cadence® InCyte Chip Estimator 和 Cadence Encounter® Digital Implementation (EDI) System技术得以实现。这些技术的结合提高了从设计规格到最终实现的关键指标的可预测性，同时降低了整个IC项目的风险。

“随着复杂SoC开发成本的不断飙升，所有领域的生产商希望其生产工艺能够有更高的可见度，”Semico Research Corporation高级ASIC/SoC分析家Richard Wawrzyniak说。“通过集成这两种产品的功能，Cadence解决了业界日益迫切的需求，为Soc的开发提供一个独特和及时的解决方案。”

在设计周期中结构规划阶段做出的决策在很大程度上决定了芯片最终的大小、功耗、性能和成本。在这些初期阶段，设计团队可以在最终设计、实现和签收之前考虑并量化各种结构和IP选项，实现最大的优化。然而过去半导体设计师一直被迫使用手动或分散的方法进行评估和结构选择，缺乏灵活性、自动化和精确分析以及与实现工具紧密结合的优势。这种新Cadence解决方案不再需要靠猜测，提供了一个全新的数据驱动和全局的方法进行IP选择的优化，并结合结构、设计、实现与签收。

使用全新的Cadence解决方案，设计师可以迅速而精确地评估芯片尺寸、功率和成本，包括实时IP和生产工艺假设分析，以简化IP选择，并确认设计结构和可行性。作为Cadence开放型、多供应商IP技术的一个里程碑，该解决方案利用了ChipEstimate.com门户网站中广大的IP体系，该站有200多家IP供应商和晶圆厂，他们提供数据使得精确的假设分析能力成为可能。当系统级权衡与架构完成后，设计师可以动态推进到最终实现阶段，将评估作为一个种子，更快得到收敛的结果。Cadence的EDI System可以完成设计的实现与签收，同时监控和跟踪模块与全芯片进展的各个方面，并且更新当前实际芯片面积、功耗、性能和成本，让所有利益相关者都可以清楚地看到。由于EDI System的优化改进了成品率、尺寸或功率，用户可以立刻看到在整个芯片成本方面的优势。