“Incisive Formal Verifier 在Unisys设计前期发现了许多难以找到的功能性”臭虫”，实现了更高的团队生产率并加速了项目的完成。
”| Cadence设计系统公司宣布，Unisys公司已经将Cadence Incisive Formal Verifier( IFV)纳入它的设计流程，以便进行基于断言的形式分析。利用Incisive Formal Verifier，Unisys在众多场所提供先进复杂的芯片时获得了生产率的提高和整体质量的改善。 作为Cadence Logic Design Team Solution之"Design with Verification"方法的一部分，Incisive Formal Verifier在Unisys设计前期发现了许多难以找到的功能性"臭虫"，实现了更高的团队生产率并加速了项目的完成。逻辑设计师在验证环境搭建完成之前几个月就能够验证模块设计，从而获得了更快及更节省成本的全芯片验证。而且，设计前期团队开发的断言是可以在后端流程的模拟和加速/仿真中充分再利用的，这增加了可观察性，并带来更快的调试速度和整体上更短的验证周期。 Unisys团队报告了其在多个项目中的成功，其中包括一个高度复杂的ASIC设计。 Incisive Formal Verifier技术易于采用，并且对设计师友好，这进一步增强了基于Incisive Design Team Simulator及 Incisive Palladium Emulator的Unisys验证环境。当Unisys集成了全面的基于断言的"从规划到闭合"验证方法学后，它实现了生产率的显著提高。 详情请访问：www.cadence.com |
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